湖南
全球半导体行业不断追求更小尺寸、更高集成度，垂直堆叠晶体管被视为突破物理限制、实现三维芯片的核心方案，但长期被电流泄漏、运行不稳定等问题困扰。近日，韩国大邱庆北科学技术学院（DGIST）研究团队成功研发出双调制垂直堆叠晶体管，在二维纳米信道结构中实现无电流泄漏稳定工作，为下一代三维堆叠半导体打开关键突破口，相关成果发表在国际期刊《Advanced Science》上。
随着芯片集成度持续提升，传统平面半导体逼近物理极限，垂直堆叠晶体管成为主流研发方向。这类器件将电流通道垂直叠加，能在有限空间内大幅提升集成密度，但传统结构存在明显缺陷：栅极电信号无法均匀传递到通道内部，加上通道长度缩短，极易出现电流泄漏与工作失常，严重制约三维半导体发展。
为破解这一难题，DGIST 张在恩教授与杓高恩博士团队创新提出双调制结构，采用上下两个栅极，以不同机制协同控制导电通道，让电流以夹层形式稳定流动。研究团队在下电极开设开口，让电信号更深入通道内部，同时用上石墨烯材料制作上电极，实现更精准的电流调控，并在易泄漏区域加装阻断层，从根源切断功率损耗路径。
这款新型晶体管在纳米尺度下形成极薄平面导电层，能将漏电流抑制到 10^-12 安培的极低水平，清晰区分电路开启与关闭状态，在低电压下仍能输出足够电流，即便在光照、长时间运行等严苛环境下也保持稳定。
更具产业价值的是，该技术无需昂贵的超精密对准工艺，也不需要高温制程，适配大规模生产与多层垂直堆叠，具备极强的工业化落地能力。研究团队表示，这项技术突破了传统垂直晶体管的底层缺陷，可广泛应用于高集成度三维半导体、低功耗逻辑器件、先进存储与柔性电子等关键领域。
张在恩教授指出，此次双栅极设计策略，让纳米级信道也能稳定运行，将有力推动下一代低功耗、高集成三维半导体时代加速到来，为全球芯片产业升级提供全新技术路径。
参考资料：Goeun Pyo et al, Dual‐Modulated Vertically Stacked Transistors With Fully Laminated Plate‐Type Architecture Featuring Nanoscale Channel Length, Advanced Science (2026). DOI: 10.1002/advs.202519410
特别声明：以上内容(如有图片或视频亦包括在内)为自媒体平台“网易号”用户上传并发布，本平台仅提供信息存储服务。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
